3D闪存的组织结构和外围电路架构

在我们理解了3D闪存的形成逻辑和比较优势后，再来看3D闪存的组织结构和外围电路架构就很容易了。

3D闪存的组织结构

我们可以将3D闪存理解为把原来2D闪存中的“块”立了起来。

在一个3D块中，垂直方向有多层字线，水平方向则排列着很多位线。沿另一个方向重复排列这些块，就组成了整颗3D闪存。

每一条位线可以想象成一根圆柱。这根圆柱从里到外由不同材料构成：中心是衬底，往外依次是隧道氧化层、电荷捕获层和外面的氧化层。圆柱与每一层的控制极交汇的地方，就形成一个存储单元。

在基于FG的闪存中，一条位线上各个存储单元共享衬底，但每个单元的浮栅层必须是各自独立的。因为浮栅是导体，如果全串在一起，电子会跑来跑去，就没法分别保存数据了。

但在CT闪存中，一条位线（那根圆柱）上的所有存储单元，除了控制极不同之外，其他各层都是共享的。可以共享的原因是，CT的电荷捕获材料是绝缘体，电子很难从一个单元移动到另一个单元。

这样做的好处是“施工”简单多了：对FG，要在圆柱里为每个单元分别制作独立的浮栅，工艺很复杂；而对CT，就像从里到外、从上到下直接浇筑不同材料即可，实现起来方便得多。

不过，CT这种共享结构虽然制造方便，却带来了新的数据保持问题。

虽说绝缘材料中的电子不易移动，但时间一长，相邻存储单元之间还是可能发生电子的缓慢侧向迁移。所以CT闪存的数据保持除，不仅跟FG闪存一样要面对电子从存储层流失到衬底的问题，还多了一个隐患：电子侧向流失，这会在一定程度上让数据保持变得稍差一些。

3D闪存的外围电路架构

一颗闪存除了存储单元阵列，还需要外围电路，用来实现控制逻辑、输入输出、命令解析、电压管理、数据缓存等功能。

随着技术发展，人们对闪存性能的要求越来越高。一种提升读写性能的方法是增加Plane（并行操作单元）的数量，这样就可以在多个Plane上同时读写，提高吞吐量。但每个Plane都需要配套的数据缓存等电路，Plane越多，外围电路占的面积就越大。

同时，闪存的存储容量也要不断增加，不能为了加大外围电路就挤占存储阵列的面积。容量不能变小，性能又要提升，这就逼着厂商重新思考外围电路该怎么放。

传统上，外围电路（CMOS电路）放在存储阵列的旁边，共用同一片衬底，这种架构叫CnA（CMOS next Array，电路在阵列旁边）。它的缺点是明摆着的：Plane一多，CMOS面积就增大，存储阵列的空间被挤占，存储密度自然上不去。而且存储阵列是在CMOS之后形成的，后期的高温工艺会影响CMOS的特性，两边都很难做到最优。

为了解决这个问题，一些厂商另辟蹊径，把CMOS电路挪到存储阵列的下方，这样就不占用阵列的面积了，可以支持更多的Plane。这种架构叫CuA（CMOS under Array，电路在阵列下方）或PuC（PERI under Cell）。面积确实省了不少，芯片尺寸能缩小百分之十几，成本也随之下降。但是工艺上的老问题还在。CMOS和存储阵列仍然要在同一片晶圆上先后制造，热预算依然会互相制约，性能折中始终存在。

后来，长江存储首创了一种更彻底的做法：Xtacking®（CMOS bonding Array，CBA）技术。它把CMOS电路和存储阵列分别做在两片不同的晶圆上，加工完成后再把两者面对面键合在一起。

这样一来，存储阵列和外围电路各用各的工艺，互不干扰，双方都能发挥出最佳的性能。存储单元可以用最合适的条件来制造，CMOS也能用更加先进的逻辑工艺。带来的直接结果就是：I/O速度大幅提升，可以达到每秒好几Gbps，相当于DDR4的水平；芯片面积反而更小，因为CMOS不再占用阵列旁边的空间，也不在阵列底下挤占衬底的面积，而是叠在阵列上方，整体密度更高。同时，由于独立制造，产品开发可以并行进行，上市周期也缩短不少。写入和读取的功耗也有所下降，性能提升明显。

这种分片制造、再键合的思路，彻底摆脱了传统架构中面积和工艺的束缚，也方便未来继续堆叠层数和Plan数量。目前，主流闪存厂商都已经朝这个方向靠拢。